शंघाई में 2026 आईईईई इंटरनेशनल सिम्पोजियम ऑन सर्किट्स एंड सिस्टम्स (आईएससीएएस) में, हुआवेई सेमीकंडक्टर बॉस हे टिंगबो (चित्रित) ने “प्रैक्टिस में नया सेमीकंडक्टर पथ” शीर्षक से एक भाषण दिया और कहा कि कंपनी ने ‘लॉजिक फोल्डिंग’ नामक एक प्रक्रिया विकसित की है जिसके द्वारा यह आंतरिक सर्किटरी की लंबाई को कम करता है जिससे विलंबता में कटौती होती है और प्रदर्शन में सुधार होता है।
लॉजिक फोल्डिंग तकनीक ‘ताऊ स्केलिंग कानून’ के तहत काम करती है जो इस सिद्धांत से शुरू होती है कि स्केलिंग के लिए सर्किटरी पर उतना ही ध्यान केंद्रित करने की आवश्यकता होती है जितना कि ट्रांजिस्टर पर।
उन्होंने कहा, “हमारा मानना है कि खुलापन और सहयोग सेमीकंडक्टर उद्योग में चल रही प्रगति को आगे बढ़ाने के लिए महत्वपूर्ण है।”
ताऊ कानून अर्धचालक और इलेक्ट्रॉनिक सिस्टम दोनों के विकास के लिए एक नए मार्गदर्शक सिद्धांत के रूप में समय (τ) स्केलिंग के साथ ज्यामितीय स्केलिंग को बदलने का प्रस्ताव करता है।
इस सिद्धांत के आधार पर, लॉजिकफोल्डिंग जैसी नवीन तकनीकों का उपयोग सिग्नल प्रसार विलंब को लगातार संपीड़ित करने और ट्रांजिस्टर घनत्व में लगातार सुधार करने के लिए किया जा सकता है, जो अर्धचालक और इलेक्ट्रॉनिक प्रणालियों के चल रहे विकास को आगे बढ़ाएगा।
हुआवेई ने यह कहा स्मार्टफोन और कंप्यूटिंग सहित अनुप्रयोगों के लिए ताऊ स्केलिंग कानून के आधार पर पिछले छह वर्षों में 381 चिप्स डिजाइन और बड़े पैमाने पर उत्पादित किए गए थे।
ताऊ कानून के आधार पर, लॉजिकफोल्डिंग का उपयोग प्रसार विलंब को लगातार संपीड़ित करने के लिए किया जा सकता है, जो ट्रांजिस्टर घनत्व में सुधार के साथ, अर्धचालक और इलेक्ट्रॉनिक प्रणालियों के चल रहे विकास को आगे बढ़ाएगा।
हुआवेई ने एक बहु-स्तरीय सह-अनुकूलन तंत्र स्थापित किया है जो अर्धचालक उपकरणों, सर्किट, चिप्स और सिस्टम तक फैला हुआ है। इस तंत्र का लक्ष्य निम्नलिखित तरीकों से प्रत्येक स्तर पर प्रदर्शन, ऊर्जा दक्षता और ट्रांजिस्टर घनत्व को बढ़ाने के लिए समय स्थिरांक को व्यवस्थित रूप से कम करना है:
डिवाइस स्तर पर: अंतर्निहित भौतिक परत पर डिवाइस-स्तर समय स्थिरांक τ को कम करने के लिए ट्रांजिस्टर और इंटरकनेक्ट के प्रतिरोध और परजीवी समाई को अनुकूलित करना
सर्किट स्तर पर: पारंपरिक सर्किट लेआउट की भौतिक सीमाओं को तोड़ने के लिए लॉजिकफोल्डिंग आर्किटेक्चर को अपनाना, क्रिटिकल-पाथ वायरिंग को महत्वपूर्ण रूप से छोटा करना, सिग्नल प्रसार के प्रतिरोधक और कैपेसिटिव लोड को प्रभावी ढंग से कम करना, और अंततः ट्रांजिस्टर घनत्व और सर्किट प्रदर्शन को बढ़ावा देना
चिप स्तर पर: निर्देश और डेटा प्रवाह पर बारीक, कार्यभार-संचालित नियंत्रण प्राप्त करने के लिए सॉफ्टवेयर, आर्किटेक्चर और सिलिकॉन के पूर्ण-स्टैक समन्वित डिजाइन को नियोजित करना, सिस्टम-स्तरीय समानता और दक्षता को बढ़ाना, और एंड-टू-एंड निष्पादन समय को काफी कम करना।
सिस्टम स्तर पर: सुपरपॉड्स के लिए एकीकृत मेमोरी एड्रेसिंग और मूल मेमोरी सिमेंटिक्स प्राप्त करने के लिए यूनिफाइडबस के साथ कंप्यूटिंग सिस्टम के लिए इंटरकनेक्ट प्रोटोकॉल को फिर से परिभाषित करना, सिस्टम संचार विलंबता को काफी कम करना
2026 के पतन में लॉन्च होने वाले किरिन चिप्स लॉजिकफोल्डिंग आर्किटेक्चर को अपनाने वाले पहले होंगे, जो चिप्स के प्रदर्शन को काफी बढ़ा देंगे।
2031 तक, τ स्केलिंग कानून पर आधारित हाई-एंड चिप्स HUAWEI डिज़ाइन में ट्रांजिस्टर घनत्व की सुविधा होने की उम्मीद है जो 14 Å (1.4 एनएम) प्रक्रियाओं के बराबर है।
